+高级检索
一种优化的md5算法与硬件实现
DOI:
作者:
作者单位:

湖南大学

作者简介:

通讯作者:

基金项目:

湖南省战略性新兴产业科技攻关与重大科技成果转化项目 2017GK4008


An Optimized MD5 Algorithm and Hardware Implementation
Author:
Affiliation:

HuNan University

Fund Project:

  • 摘要
  • |
  • 图/表
  • |
  • 访问统计
  • |
  • 参考文献
  • |
  • 相似文献
  • |
  • 引证文献
  • |
  • 资源附件
    摘要:

    MD5算法是应用非常广泛的一种hash算法,在数字签名和验签中占有重要地位,算法的效率会直接影响到签名和验签的速度。论文提出一种优化的MD5算法,采用三级加法器替代四级加法器、优化循环移位操作的方式缩短MD5算法单步运算的关键路径,并用VERILOG HDL语言进行硬件实现。通过仿真和FPGA验证,结果表明该设计硬件资源消耗少,数据吞吐量大。该设计应用于一款密码安全芯片,采用0.18μm工艺进行MPW流片,芯片面积为6mm2。时钟频率为150MHz,电压3.3V时,功耗约为10.7mW。

    Abstract:

    The MD5 algorithm is a widely used hash algorithm, which occupies an important position in digital signatures and signature verification. The efficiency of the algorithm will directly affect the speed of signature and signature verification. The paper proposes an optimized MD5 algorithm, which uses a three-stage adder to replace a four-stage adder and optimizes the cyclic shift operation to shorten the critical path of the single-step operation of the MD5 algorithm, and implements the hardware in VERILOG HDL language. Through simulation and FPGA verification, the results show that the design consumes less hardware resources and has a large data throughput. The design is applied to a cryptographic security chip, using 0.18um process for MPW tape-out, the chip area is 6mm2. When the clock frequency is 150MHz and the voltage is 3.3V, the power consumption is about 10.7mW.

    参考文献
    相似文献
    引证文献
文章指标
  • PDF下载次数:
  • HTML阅读次数:
  • 摘要点击次数:
  • 引用次数:
引用本文
历史
  • 收稿日期: 2021-03-22
  • 最后修改日期: 2021-08-31
  • 录用日期: 2021-09-01
  • 在线发布日期:
  • 出版日期:
作者稿件一经被我刊录用,如无特别声明,即视作同意授予我刊论文整体的全部复制传播的权利,包括但不限于复制权、发行权、信息网络传播权、广播权、表演权、翻译权、汇编权、改编权等著作使用权转让给我刊,我刊有权根据工作需要,允许合作的数据库、新媒体平台及其他数字平台进行数字传播和国际传播等。特此声明。
关闭