摘要
现有EDA工具通过在密度约束条件下使半周长线长(half-perimeter wirelength, HPWL)总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而,HPWL 的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此,布局中通常使用加权平均线长(weighted-average wirelength, WAWL)模型来近似 HPWL,但无法兼顾平滑度和精度.因此,本文提出了一种改进的自适应加权平均线长(SaWAWL)模型,通过每条连线实际长度自适应地调整各自的加权因子γ,在保证平滑度的同时使拟合HPWL的误差更小,提高了标准单元全局布局质量.基于所提出的模型实现了一个全局布局器,并完成了在DAC 2012 开源基准上的验证.结果表明,该模型可以使半周长线长总和减少3.69%.
布局(placement)决定超大规模集成电路(very large scale integration, VLSI)物理设计中的标准单元在版图中的位置,其结果直接影响设计质量,包括功耗、时序收敛、信号完整性等各项性能指标,是物理设计的基石,可以说,如果不能实现高质量的布局结果,物理设计的后续步骤(如时钟树综合和布线)是没必要进行的.因此,寻求一种高效的方法来解决布局问题对整个物理设计来说意义重大.然而,布局是一个难以直接求解的NP 困难问
总体来讲,在VLSI物理设计中,总线长,即所有单元互连的总半周长线长(HPWL)与设计的各关键指标呈正相关关系,更短的线长意味着更低的功耗、更小的串扰、更短的延时、更小的压降等.因此,在GP阶段采用线长驱动的布局算法(wirelength-driven placement, WDP)是提高电路整体性能的常用方法.
WDP通过在密度约束下,最小化设计中所有单元的半周长线长(HPWL)之和的方式来确定标准单元的位
本文旨在解决前述WAWL线长模型不能兼顾精度与平滑度的问题.为此,首先推导了 WAWL与标准HPWL模型之间的拟合误差函数,研究了该误差随 和线长的变化.并在此基础上,提出了一种改进的自适应加权平均线长模型.不同于传统的WAWL为所有连线设置统一的值,新模型在布局过程中使得每根连线可根据其自身实际长度自适应地调整各自的值.这样,由加权平均模型计算得到的线长的误差就能稳定在一个很小的值上,且保证了较好的模型平滑度.接着,我们将提出的线长模型集成到当前最先进的线长驱动的全局布局器 DREAMPlac
本文第1节介绍解析布局中全局布局的基础知识与加权平均线长模型;第2节推导并分析加权平均线长模型的误差函数;第3节提出本文核心的自适应加权平均线长模型,并将其集成到先进的 DREAMPlace上,实现了一个新的全局布局器;第4节介绍了实验环境与实验结果;第5节总结.
1 解析布局
GP将物理设计中的所有标准单元分散摆放,大致决定每个标准单元在版图中的位置,是解析布局中最重要,也是耗时最长的一
(1) |
式中:分别表示单元在版图中的横、纵坐标;表示设计中所有单元(包括标准单元和宏单元)的总的连线长度; 是预先设定的目标密度,用于规范全局布局后单元间的重叠.采用拉格朗日松弛法将密度约束放宽到线长目标,作为密度惩罚,即得到全局布局算法的目标函数,如
(2) |
式中: 是避免布局过于集中的密度惩罚函数;表示密度约束的权重.要利用当下先进的梯度方法解决
(3) |
因此,非线性布局需要采用平滑的线长模型来近似HPWL.
(4) |
在WAWL中,是预定义的参数,用于调节 WAWL的性能.文献[
2 误差函数
在不失一般性的前提下,考虑两个单元在 x 方向上连接的情况(方向的分析完全相同).假设两个单元的横坐标分别为 、,将坐标分别代入两种线长模型的表达
(5) |
(6) |
和分别表示由WAWL和 HPWL计算得出的连线长度.假设,可以将
(7) |
然后,从
(8) |
式中:表示误差函数.将和的具体表达式代入
(9) |
简化
(10) |
式中:.
为了进一步探讨、和之间的关系,求关于的导数,得到
(11) |
注意到
(12) |
其中且.然后,求出g(t)关于t的导数:
(13) |
显然,当时,总是负值,即在区间内是单调递减的.因此,也是的单调减函数.又因为且,所以有且仅有一个满足的点,使得误差函数在 内单调递增,在内单调递减,即误差函数在处取得最大值.在Matlab的帮助下,可以求得的近似值.
当时,,.即误差函数在区间[0,1.275)内单调递增,在[x0,+∞)内单调递减.
3 自适应加权平均线长模型与全局布局器
3.1 自适应加权平均线长模型
如
基于上述推导,考虑具有以下特性的函数
(14) |
函数 | |
---|---|
极小值点 | |
取值范围 | [0,1/(e×k)] |
单调性 | [0,1/k] ↑, [k,+∞) ↓ |
构造的自适应的表达式见

图1 γ随连线长度的自适应变化曲线
Fig.1 The self-adaptive with different half-perimeter wirelength
(15) |
将
算法1: 自适应加权平均线长模型 |
---|
输入:γ取值边界,设计,连线总数K,迭代参数k← 0 while k<K do ← ← ← - ← ← WAWL(x,γ) k++ end 返回: 更新后的加权平均连线长度 |
3.2 基于SaWAWL的全局布局器
基于本文提出的SaWAWL 模型和文献[
算法2:基于SaWAWL的全局布局算法 |
---|
输入:设计,γ的取值边界,,停止判断条件stop_overflow 初始化:
While do for do ; ;
; ; ; end for 计算 ; 解析最小化 ; 更新 ; 计算 密度溢出; Return () |
4 实验环境与实验结果
4.1 实验环境
本文所有实验基于配有英伟达RTX3090显卡的英特尔2.7GHz Linux 服务器完成,代码则由Python和CUDA联合编程实现.布局实验在广受认可的开源数据集 DAC 2012 基准套
对本文布局器与当前最先进的全局布局器 DREAMPlace进行一系列对比实验,以验证所提出的线长模型的优越性.DREAMPlace有不同的版本,本实验采用的是DREAMPlace-Master.为了直观展示线长模型对全局布局结果的影响,关闭具有增量优化效果的DP,并设置与DREAMPlace完全相同的停止迭代的密度溢出条件(stop overflow),从而保证相同的LG影响.
4.2 模型仿真结果
SaWAWL的模型仿真结果如

图2 线长模型的仿真结果
Fig.2 Simulation result of wirelength models

图3 线长模型的误差曲线
Fig.3 Error curve of wirelength models
4.3 全局布局结果
全局布局在宏单元固定的基础上将标准单元逐步分散,确定其在版图中的位置.

(a)
(b)

(c)
(d)
图4 SB2的全局布局过程
Fig.4 Four stages of global placement on dataset SB2
本文全局布局器的实验结果见
Design | nodes | nets | HPWL/() | our | Diff/% |
---|---|---|---|---|---|
DREAMPlac | |||||
SB2 | 1 014k | 991k | 56.98 | 56.20 | -1.37 |
SB3 | 920k | 898k | 28.34 | 27.79 | -1.94 |
SB6 | 1014k | 1 007k | 29.97 | 29.72 | -0.83 |
SB7 | 1 365k | 1 340k | 35.52 | 34.43 | -3.69 |
SB9 | 847k | 936k | 20.56 | 20.49 | -0.34 |
SB11 | 955k | 1 293k | 31.36 | 31.22 | -0.45 |
SB14 | 635k | 620k | 20.66 | 20.23 | -2.08 |
SB16 | 699k | 697k | 23.90 | 23.51 | -1.63 |
SB19 | 523k | 512k | 13.37 | 13.00 | -2.77 |
Norm | — | — | — | — | -1.68 |
注: *为了直接验证模型对全局布局的影响,我们在实验环境中运行了文献[
5 结 论
本文提出了一种适用于超大规模集成电路全局布局的新型自适应加权平均线长模型.该模型在设计中每个连线可根据其实际线长自适应地调整值,在全局布局过程中精确地拟合HPWL.仿真结果表明,与最先进的WAWL模型相比,本文所提出的模型可实现更小的拟合误差.基于DAC 2012开源基准的全局布局实验结果表明,基于 SaWAWL的全局布局器相比基于WAWL的DREAMPlace可取得更好的布局结果,证明了所提出的模型的有效性.
本文实现的线长驱动的布局算法(wirelength-driven placement, WDP)综合考虑物理设计中的各项指标,如时序、功耗、可布线性等,通过追求总体最短的连线长度近似优化以上指标,但未落实到具体的性能指标,下一步将聚焦于探索具体指标如时序驱动的布局算法(timing-driven placement, TDP)研究.
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