摘要:现有EDA工具通过在密度约束条件下使半周长线长（half-perimeter wirelength， HPWL）总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而，HPWL 的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此，布局中通常使用加权平均线长（weighted-average wirelength， WAWL）模型来近似 HPWL，但无法兼顾平滑度和精度.因此，本文提出了一种改进的自适应加权平均线长（SaWAWL）模型，通过每条连线实际长度自适应地调整各自的加权因子γ，在保证平滑度的同时使拟合HPWL的误差更小，提高了标准单元全局布局质量.基于所提出的模型实现了一个全局布局器，并完成了在DAC 2012 开源基准上的验证.结果表明，该模型可以使半周长线长总和减少3.69%.

摘要:随着SoC方法学的使用，集成电路越来越复杂，设计规模越来越大，连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法，即优化关键单元的布局，并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距，指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28 nm工艺下，在间距200 μm~250 μm时插入8倍驱动（×8）规格的反相器（缓冲器）时效果最好.其次，将互连线上的缓冲器换成反相器， 互连延迟能降低10%.第三，使用更宽的走线能使长互连线延时再降低20~30 ps.